دانلود حل تمرین طراحی VLSI CMOS هریس و ویسته ویرایش سوم CMOS VLSI Design Weste Harris - دانلود فایل
دانلود فایل کتاب حل المسائل طراحی VLSI CMOS: چشم انداز مدار و سیستم (نسخه 3), نویسندگان: دیوید حریص و نیل وسته CMOS VLSI Design: A Circuits and Systems Perspective (3rd Edition) by Neil Weste (Author),
دانلود فایل دانلود حل تمرین طراحی VLSI CMOS هریس و ویسته ویرایش سوم CMOS VLSI Design Weste Harris کتاب حل المسائل طراحی VLSI CMOS: چشم انداز مدار و سیستم (نسخه 3)، نویسندگان: دیوید حریص و نیل وسته
CMOS VLSI Design: A Circuits and Systems Perspective (3rd Edition)by Neil Weste (Author), David Harris (Author) آنچه تحویل داده می شود:
1. فایل PDF حل تمرینات (با کیفیت عالی)
تعداد صفحات: 68 صفحه (توجه: پاسخ تمرینات شبیه سازی موجود نیست و حل تمرینات فصل 12 نیز کامل نیست)
زبان انگلیسی
دروس مرتبط: مدارات VLSI, CMOS,مدارات دیجیتال پیشرفته,مدارهای دیجیتال
توضیحات:The extensively revised 3rd edition of CMOS VLSI Design details modern techniques for the design of complex and high performance CMOS Systems-on-Chip. The authors draw upon extensive industry and classroom experience to explain modern practices of chip design. The introductory chapter covers transistor operation, CMOS gate design, fabrication, and layout at a level accessible to anyone with an elementary knowledge of digital electornics. Later chapters beuild up an in-depth discussion of the design of complex, high performance, low power CMOS Systems-on-Chip. ترجمه گوگل:
ویرایش سوم ویرایش CMOS VLSI Design جزئیات تکنیک های مدرن برای طراحی CMOS سیستم های مبتنی بر پردازنده پیچیده و با کارایی بالا. نویسندگان به تجربه گسترده صنعت و کلاس درس به توضیح روش های مدرن طراحی تراشه کمک می کنند. فصل مقدماتی، عملیات ترانزیستور، طراحی دروازه های CMOS، ساخت و طرح را در سطح قابل دسترس برای هر کسی که دانش ابتدایی از electornics دیجیتالی دارد، مورد بررسی قرار می دهد. در بخش های بعد، یک بحث عمیق در مورد طراحی کمپلکس CMOS Systems-on-Chip طراحی شده است. فهرست مطالب فصل 1 معرفی 1.1 یک تاریخچه مختصر. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 1.2 پیشنمایش . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 1.3 ترانزیستور MOS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 1.4 منطق CMOS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9 1.4.1 Inverter 9 1.4.2 NAND Gate 9 1.4.3 CMOS Logic Gates 9 1.4.4 NOR Gate 11 1.4.5 گیتس های مشترک 11 1.4.6 ترانزیستورها و گیت های انتقال 12 1.4.7 Tristates 14 1.4.8 Multiplexers 15 1.4.9 مدارهای متوالی 16 1.5 ساخت و طراحی CMOS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19 1.5.1 اینورتر Cross-Section 19 1.5.2 فرآیند ساخت 20 1.5.3 قوانین طراحی طرح بندی 24 1.5.4 چیدمان دروازه 27 1.5.5 نمودارهای استیک 28 1.6 طراحی تقسیم بندی. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29 1.6.1 انتزاعی طراحی 30 1.6.2 طراحی ساختاری 31 1.6.3 دامنه های رفتاری، ساختاری و فیزیکی 31 1.7 مثال: یک میکروپروسسور ساده MIPS. . . . . . . . . . . . . . . . . . . . . . . . . . . 33 1.7.1 معماری MIPS 33 1.7.2 چند منظوره MIPS Microarchitectures 34 1.8 طراحی منطقی. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38 1.8.1 رابط های سطح بالا 38 1.8.2 نمودار بلوک 38 1.8.3 سلسله مراتب 40 1.8.4 سخت افزار توصیف زبان ها 40 1.9 طراحی مدار. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42 1.10 طراحی فیزیکی. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45 1.10.1 طبقه بندی 45 1.10.2 سلول های استاندارد 48 1.10.3 تطابق زمین 50 1.10.4 طرح های شکسته 50 1.10.5 آرایه ها 51 1.10.6 محاسبه محدوده 51 1.11 تأیید طراحی. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 1.12 ساخت، بسته بندی و تست. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54 خلاصه و نگاهی به جلو 55 تمرینات 57 فصل 2 نظریه MOS ترانزیستور 2.1 مقدمه. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 2.2 ویژگی های I-V طولانی کانال. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64 2.3 مشخصات C-V. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68 2.3.1 مدل های ساده MOS Capacitance 68 2.3.2 مدل MOS Gate Capacitance Detail 70 2.3.3 مدل تفکیک پذیری MOS تفکیک شده 72 2.4. اثرات I-V غير عملي. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74 2.4.1 تجزیه تحرک و اشباع سرعت 75 2.4.2 مدولاسیون طول کانال 78 2.4.3 اثرات ولتاژ آستانه 79 2.4.4 نشت 80 2.4.5 وابستگی دما 85 2.4.6 وابستگی هندسی 86 2.4.7 خلاصه 86 2.5 ویژگی های انتقال دی سی . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87 2.5.1 ویژگی های DC DC اینستاگرام استاتیک CMOS 88 2.5.2 تاثیرات Beta نسبت 90 2.5.3 حاشیه نزولی 91 2.5.4 Pass Transistor DC Characteristics 92 2.6 مشکلات و سقوط. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93 خلاصه 94 تمرین 95 فصل 3 تکنولوژی پردازش CMOS 3.1 مقدمه. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 3.2 فن آوری های CMOS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 3.2.1 سازند واحدی 100 3.2.2 فوتولیتوگرافی 101 3.2.3 ساخت و ساز خوب و کانال 103 3.2.4 سیلیکون دی اکسید (SiO2) 105 3.2.5 جداسازی 106 3.2.6 اکسید دروازه 107 3.2.7 سازه های دروازه و منبع / تخلیه 108 3.2.8 تماس و متالیزاسیون 110 3.2.9 Passivation 112 3.2.10 Metrology 112 3.3 قوانین طراحی چیدمان. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113 3.3.1 طراحی قوانین حقوقی 113 3.3.2 خط خطی و دیگر سازه ها 116 3.3.3 قوانین طراحی CMOS مقیاس پذیر MOSIS 117 3.3.4 قوانین طراحی میکرون 118 3.4 بهبود فرایندهای CMOS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 3.4.1 ترانزیستور 119 3.4.2 اتصالات 122 3.4.3 عناصر مدار 124 3.4.4 فراتر از استاندارد CMOS 129 3.5 موضوعات مرتبط با فناوری مربوط به CAD. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130 3.5.1 بررسی قوانین طراحی (DRC) 131 3.5.2 استخراج مدار 132 3.6 مسائل مربوط به تولید. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133 3.6.1 قوانین آنتن 133 3.6.2 قوانین تراکم لایه 134 3.6.3 قوانین تقویت رزولوشن 134 3.6.4 قوانین فلزی Slotting 135 3.6.5 رهنمودهای ارتقاء عملکرد 135 3.7 مشکلات و سقوط. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 3.8 چشم انداز تاریخی. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137 خلاصه 139 تمرین 139 فصل 4 تاخیر 4.1 مقدمه. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141 4.1.1 تعاریف 141 4.1.2 بهینه سازی زمانبندی 142 4.2 پاسخ گذرا . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143 4.3 RC Delay Model. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146 4.3.1 مقاومت مؤثر 146 4.3.2 گیتس و ظرفیت پراکندگی 147 4.3.3 مدارهای مجازی RC 147 4.3.4 پاسخ گذرا 148 4.3.5 المور تاخیر 150 4.3.6 چیدمان وابستگی ظرفیت 153 4.3.7 تعیین مقاومت در برابر موثر 154 4.4 مدل تاخیر خطی. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155 4.4.1 تلاش منطقی 156 4.4.2 تاخیر در انگلیس 156 4.4.3 تاخیر در گیت منطقی 158 4.4.4 درایو 159 4.4.5 استخراج تلاش منطقی از صفحات اطلاعات 159 4.4.6 محدودیت های مدل دلایل خطی 160 4.5 تلاش منطقی راه ها . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163 4.5.1 تاخیر در شبکه های چند منطق 163 4.5.2 انتخاب بهترین مرحله ها 166 4.5.3 مثال 168 4.5.4 خلاصه و مشاهدات 169 4.5.5 محدودیت های تلاش منطقی 171 4.5.6 راه حل های جنجالی برای اندازه گیری 171 4.6 زمان بندی مدل های تاخیر تحلیلی. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173 4.6.1 مدل خطی مبتنی بر شیب 173 4.6.2 مدل تاخیر غیر خطی 174 4.6.3 مدل منبع فعلی 174 4.7 مشکلات و سقوط. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 4.8 چشم انداز تاریخی. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175 خلاصه 176 تمرینات 176 فصل 5 قدرت 5.1 معرفی. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 181 5.1.1 تعاریف 182 5.1.2 نمونه ها 182 5.1.3 منابع انحلال قدرت 184 5.2 قدرت پویا. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185 5.2.1 عامل فعالیت 186 5.2.2 ظرفیت 188 5.2.3 ولتاژ 190 5.2.4 فرکانس 192 5.2.5 جریان کوتاه مدار 193 5.2.6 مدارهای رزونانس 193 5.3 قدرت استاتیک. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194 5.3.1 منابع قدرت استاتیک 194 5.3.2 جابجایی قدرت 197 5.3.3 ولتاژ ترمو چند گانه و ضخامت اکسید 199 5.3.4 ولتاژ ورودی متغیر 199 5.3.5 کنترل ورودی کنترل بردار 200 5.4 بهینه سازی تأخیر انرژی. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200 5.4.1 حداقل انرژی 200 5.4.2 حداقل مصرف انرژی تاخیر 203 5.4.3 حداقل انرژی تحت محدودیت تاخیر 203 5.5 معماری کم قدرت. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204 5.5.1 میکروارساختار 204 5.5.2 همیاری و خط لوله 204 5.5.3 حالت های مدیریت برق 205 5.6 خطاها و خطاها. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206 5.7 چشم انداز تاریخی. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207 خلاصه 209 تمرین 209 فصل 6 اتصالات 6.1 مقدمه. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211 6.1.1 سیم هندسه 211 6.1.2 مثال: فولاد اینتل 212 6.2 مدل سازی اتصال. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213 6.2.1 مقاومت 214 6.2.2 ظرفیت 215 6.2.3 القاء 218 6.2.4 اثر پوست 219 6.2.5 وابستگی دما 220 6.3 تأثیر اتصال. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220 6.3.1 تاخیر 220 6.3.2 انرژی 222 6.3.3 تداخل 222 6.3.4 اثرات القایی 224 6.3.5 در کنار مقاومت مؤثر و تاخیر Elmore 227 6.4 مهندسی اتصال. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229 6.4.1 عرض، فاصله و لایه 229 6.4.2 تکرار کننده 230 6.4.3 کنترل تداخل 232 6.4.4 سیگنالینگ نوسان کم 234 6.4.5 رجیستر 236 6.5 تلاش منطقی با سیم. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236 6.6 مشکلات و سقوط. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237 خلاصه 238 تمرین 238 فصل 7 رضایت 7.1 مقدمه. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241 7.2 تغییر پذیری. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241 7.2.1 ولتاژ تغذیه 242 7.2.2 دما 242 7.2.3 تغییرات فرآیند 243 7.2.4 زاویه طراحی 244 7.3 قابلیت اطمینان. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246 7.3.1 اصطلاح پایایی 246 7.3.2 پوشش اکسید 247 7.3.3 اتصال اتصال 249 7.3.4 خطاهای نرم 251 7.3.5 خرابی بیش از حد 252 7.3.6 لتچاپ 253 7.4 مقیاس پذیری. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 254 7.4.1 مقیاس ترانزیستور 255 7.4.2 مقیاس اتصال 257 7.4.3 نقشه راه فناوری بین المللی برای نیمه هادی ها 258 7.4.4 تاثیر بر طراحی 259 7.5 تحلیل آماری تغییرپذیری. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263 7.5.1 خواص متغیرهای تصادفی 263 7.5.2 منابع تغییرات 266 7.5.3 اثرات تغییرات 269 7.6 طراحی تغییرات متضاد. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 7.6.1 کنترل تطبیقی 275 7.6.2 تحمل گسل 275 7.7 مشکلات و سقوط. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 7.8 چشم انداز تاریخی. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 278 خلاصه 284 تمرین 284 فصل 8 شبیه سازی مدار 8.1 مقدمه. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 287 8.2 یک آموزش SPICE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 288 8.2.1 منابع و قطعات منفعل 288 8.2.2 تجزیه و تحلیل DC ترانزیستور 292 8.2.3 تحلیل گذار اینورتر 292 8.2.4 زیرساخت ها و اندازه گیری 294 8.2.5 بهینه سازی 296 8.2.6 دیگر دستورات HSPICE 298 8.3 مدل های دستگاه. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 8.3.1 سطح 1 مدل 299 8.3.2 سطح 2 و 3 مدل 300 8.3.3 مدل های BSIM 300 8.3.4 مدل های ظرفیت پراکندگی 300 8.3.5 طراحی گوشه ها 302 8.4 مشخصات دستگاه. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 303 8.4.1 ویژگی های I-V 303 8.4.2 ولتاژ تخلیه 306 8.4.3 ظرفیت گیت 308 8.4.4 ظرفیت پارازیت 308 8.4.5 مقاومت موثر 310 8.4.6 مقایسه فرایندهای 311 8.4.7 روند و حساسیت محیطی 313 8.5 تشریح مدار. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 313 8.5.1 شبیه سازی مسیر 313 8.5.2 ویژگی های انتقال DC 315 8.5.3 تلاش های منطقی 315 8.5.4 قدرت و انرژی 318 8.5.5 شبیه سازی ناسازگاری 319 8.5.6 شبیه سازی مونت کارلو 319 8.6 شبیه سازی اتصال. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 319 8.7 مشکلات و فلاشها. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 322 خلاصه 324 تمرین 324 فصل 9 طراحی مدار ترکیبی 9.1 مقدمه. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 327 9.2 خانواده مدار . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 328 9.2.1 استاتیک CMOS 329 9.2.2 مقادیر مدار 334 9.2.3 لامپ 339 کلاسیک ولتاژ منطقی 339 9.2.4 مدارهای دینامیکی 339 9.2.5 ترانزیستور مدار Pass 349 9.3 خطاهای مدار. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 9.3.1 قطره های آستانه 355 9.3.2 ضعف نسبت 355 9.3.3 نشت 356 9.3.4 تقسیم شارژ 356 9.3.5 سر و صدای تامین برق 356 9.3.6 لکه های داغ 357 9.3.7 تزریق حامل اقلیت 357 9.3.8 پشت دروازه اتصال 358 9.3.9 نفوذ ورودی صدای حساسیت 358 9.3.10 حساسیت فرآیند 358 9.3.11 مثال: بودجه های نویز دومینو 359 9.4 خانواده مدار بیشتر. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 360 9.5 طراحی مدار سیلیکون بر روی مقره. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 360 9.5.1 ولتاژ بدن شناور 361 9.5.2 مزایای SOI 362 9.5.3 SOI معایب 362 9.5.4 اثرات برای مدارهای مدار 363 9.5.5 خلاصه 364 9.6 طراحی مدار زیرپوشه. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 364 9.6.1 اندازه 365 9.6.2 انتخاب دروازه 365 9.7 خطاها و خطاهای. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 9.8 دیدگاه تاریخی. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 367 خلاصه 369 تمرین 370 فصل 10 طراحی مدار سری 10.1 مقدمه. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 10.2 دنباله مدارهای استاتیک . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 376 10.2.1 روش های ترتیب 376 10.2.2 محدودیت های حداکثر تاخیر 379 10.2.3 حداقل محدودیت های تاخیر 383 10.2.4 زمان بارگیری 386 10.2.5 ساعت پیچ و تاب 389 10.3 طراحی مدار لتچ و فلیپ فلاپ. . . . . . . . . . . . . . . . . . . . . . . . . . . 391 10.3.1 لنزهای CMOS معمولی 392 10.3.2 عادی CMOS فلیپ فلاپ 393 10.3.3 لنزهای پالسی 395 10.3.4 لنزهای مجدد و فلیپ فلاپ 396 10.3.5 لنزهای فعال و فلیپ فلاپ 397 10.3.6 شامل منطق به لبه ها 398 10.3.7 Klass Semidynamic Flip-Flop (SDFF) 399 10.3.8 فلیپ فلاپ های دیفرانسیل 399 10.3.9 فلیپ فلاپ های دو لبه تسلیم 400 10.3.10 فلیپ فلاپ های تشدید پرتو 401 10.3.11 یک فاز یک فاز- ساعت (TSPC) لنگر و فلیپ فلاپ 402 10.4 روش استاتیک ترتیبی عنصر. . . . . . . . . . . . . . . . . . . . . . . . . . . 402 10.4.1 انتخاب عناصر 403 10.4.2 تشخيص تاخير عناصر تاخير 405 10.4.3 ثبت ذخاير دولت 408 10.4.4 فلوپ فليپ ها 408 10.4.5 عناصر ترتيبي طراحي و ترتيبي 409 10.4.6 زمان دو فاز انواع 411 10.5 مدارهای پویا دنباله دار. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 411 10.6 Synchronizers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 411 10.6.1 Metastability 412 10.6.2 یک همگام سازی ساده 415 10.6.3 برقراری ارتباط بین دامنه های ساعت ناهمزمان 416 10.6.4 اشتباهات مشترک Synchronizer 417 10.6.5 ارباب 419 10.6.6 درجه های هماهنگ 419 10.7 Pipelining موج. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 420 10.8 مشکلات و سقوط. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422 10.9 مطالعه موردی: روشهای پتانسیوم 4 و آنتیموان 2. . . . . 423 خلاصه 423 تمرین 425 فصل 11 زیرسیستم Datapath 11.1 مقدمه. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 429 11.2 افزودن / تفریق. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 429 11.2.1 تک بیت اضافه 430 11.2.2 تکمیل تکثیر 434 11.2.3 تفریق 458 11.2.4 چندین ورودی اضافه 458 11.2.5 اضافه شده پیشوند افزودن 459 11.3 آشکارسازهای یک / صفر. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 461 11.4 مقایسه. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 462 11.4.1 مقیاس بزرگ 462 11.4.2 مقایسۀ مساوی 462 11.4.3 K = A + B Comparator 463 11.5 شمارنده. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 463 11.5.1 شمارنده دودویی 464 11.5.2 شمارنده های دودویی سریع 465 11.5.3 حلقه ها و جانسون شمارنده 466 11.5.4 ثبت تغییرات خطی 466 11.6 عملیات منطقی بولی. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 468 11.7 کدگذاری. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 468 11.7.1 همبستگی 468 11.7.2 کدهای اصلاح خطا 468 11.7.3 کدهای خاکستری 470 11.7.4 فرمهای XOR / XNOR Circuit 471 11.8 Shifters. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 11.8.1 انتقال قطره 473 11.8.2 بشکه شفت 475 11.8.3 توابع انتقال جایگزین 476 11.9 ضرب. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 476 11.9.1 ضرب علامت Unsigned 478 11.9.2 ضرب دو عدد آرایه عدد 479 11.9.3 ضبط غرفه 480 11.9.4 عدد ستون 485 11.9.5 نهایی افزودن 489 11.9.6 ضمیمه ضرب 490 11.9.7 ضرب سریال 490 11.9. 8 خلاصه 490 11.10 محاسبات ریاضی موازی. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 491 11.11 مشکلات و سقوط. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 493 خلاصه 494 تمرین 494 فصل 12 زیرسیستم های آرایه 12.1 مقدمه. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 497 12.2 SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 498 12.2.1 سلول های SRAM 499 12.2.2 ردیف مدار 506 12.2.3 مدار ستون 510 12.2.4 SRAM چندپرد شده و فایل های ثبت نام 514 12.2.5 SRAM های بزرگ 515 12.2.6 SRAM های کم قدرت 517 12.2.7 مساحت، تاخیر ، و قدرت رم و ثبت فایل ها 520 12.3 DRAM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 522 12.3.1 معماری زیردریایی 523 12.3.2 مدار ستون 525 12.3.3 DRAM Embedded 526 12.4 حافظه فقط خواندنی. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 527 12.4.1 رام های قابل برنامه ریزی 529 12.4.2 رام های NAND 530 12.4.3 فلاش 531 12.5 حافظه دسترسی سریال. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 533 12.5.1 تغییر رجیستر 533 12.5.2 صف ها (FIFO، LIFO) 533 12.6 حافظه محتوای قابل پذیرش. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 535 12.7 آرایه های منطقی قابل برنامه ریزی. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 537 12.8 طراحی حافظه مقاوم. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 541 12.8.1 افزونگی 541 12.8.2 خطا در اصلاح کدهای (ECC) 543 12.8.3 تشدید تابش 543 12.9 چشم انداز تاریخی. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 544 خلاصه 545 تمرین 546 فصل 13 زیرسیستم های ویژه 13.1 مقدمه. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 549 13.2 بسته بندی و خنک کننده. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 549 13.2.1 گزینه های بسته بندی 549 13.2.2 اتصالات تراشه به پکیج 551 13.2.3 پارتیشن بندی بسته 552 13.2.4 پراکندگی گرما 552 13.2.5 سنسورهای دما 553 13.3 توزیع برق. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 555 13.3.1 شبکه توزیع برق بر روی تراشه 556 13.3.2 IR Drops 557 13.3.3 L di / dt Noise 558 13.3.4 ظرفیت باسپنجی تراشه 559 13.3.5 مدل شبکه برق 560 13.3.6 فیلتر تأمین منبع 564 13.3 .7 پمپ های شارژ 564 13.3.8 نویز سرب 565 13.3.9 شستن انرژی 565 13.4 ساعت. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 566 13.4.1 تعاریف 566 13.4.2 معماری سیستم ساعت سیستم 568 13.4.3 نسل 569 جهانی ساعت 56.4 13.4.4 توزیع ساعت جهانی 571 13.4.5 ساعتهای محلی ساعتهای 575 13.4.6 ساعت تنظیمات 577 13.4.7 انعطاف پذیری 574 13.5 PLL و DLL ها . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 580 13.5.1 PLL 580 13.5.2 DLL 587 13.5.3 مشكلات 589 13.6 I / 0. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 590 13.6.1 مدارهای I / O پایه 591 13.6.2 محافظت در برابر تخلیه الکترواستاتیک 593 13.6.3 مثال: MOSIS I / O Pads 594 13.6.4 مخلوط ولتاژ I / O 596 13.7 لینک های با سرعت بالا. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 597 13.7.1 کانال های ورودی / خروجی با سرعت بالا 597 13.7.2 نویز و تداخل کانال 600 13.7.3 گیرنده و گیرنده با سرعت بالا 601 13.7.4 انتقال داده همزمان 606 13.7.5 بازیابی ساعت در سیستم های منبع همزمان 606 13.7. 6 بازیابی ساعت در سیستم های Mesochronous 608 13.7.7 بازیابی ساعت در سیستم های Pleisochronous 610 13.8 مدارهای تصادفی. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 610 13.8.1 ژنراتورهای واقعی تصادفی 610 13.8.2 شناسایی تراشه 611 13.9 مشکلات و سقوط. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 612 خلاصه 613 تمرینات 614 فصل 14 روش و ابزار طراحی 14.1 مقدمه. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 615 14.2 استراتژی طراحی ساختاری. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 617 14.2.1 نرم افزار رادیو A مثال سیستم 618 14.2.2 سلسله مراتب 620 14.2.3 منظم 623 14.2.4 مدولار 625 14.2.5 محل 626 14.2.6 خلاصه 627 14.3 روش های طراحی. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 627 14.3.1 میکروپروسسور / DSP 627 14.3.2 منطق قابل برنامه ریزی 628 14.3.3 دروازه آرایه و دریای گیتس طراحی 631 14.3.4 طراحی مبتنی بر سلول 632 14.3.5 کامل طراحی سفارشی 634 14.3.6 طراحی سیستم مبتنی بر بستر در تراشه 635 14.3.7 خلاصه 636 14.4 جریان طراحی. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 636 14.4.1 جریان طراحی سنتز رفتاری (جریان طراحی ASIC) 637 14.4.2 نسل آرایی خودکار 641 14.4.3 سیگنال مخلوط یا طراحی سفارشی جریان 645 14.5 اقتصاد طراحی. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 646 14.5.1 هزینه های مهندسی غیر مجاز 647 14.5.2 هزینه های تداخل 649 14.5.3 هزینه های ثابت 650 14.5.4 برنامه 651 14.5.5 نیروی انسانی 653 14.5.6 مدیریت پروژه 653 14.5.7 طراحی مجدد استفاده 654 14.6 ورق های داده و اسناد . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 655 14.6.1 خلاصه 655 14.6.2 Pinout 655 14.6.3 شرح عملیات 655 14.6.4 مشخصات DC 655 14.6.5 مشخصات AC 656 14.6.6 بسته بندی نمودار 656 14.6.7 اصول راهنمای استفاده 656 14.6.8 راهنمای کاربر 656 14.7 سبک طراحی فیزیکی CMOS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 656 14.8 اشتباهات و سقوط. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 657 تمرین 657 فصل 15 آزمایش، اشکال زدایی و تأیید 15.1 مقدمه. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 659 15.1.1 منطق تأیید 660 15.1.2 اشکال زدایی 662 15.1.3 تست های تولید 664 15.2 تسترها، آزمایشگاه ها و برنامه های تست. . . . . . . . . . . . . . . . . . . . . . . . . . 666 15.2.1 تست ها و تست ها 666 15.2.2 تست ها 668 15.2.3 دستگیره ها 669 15.3 اصل اصول تایید منطق. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 670 15.3.1 تست بردارها 670 15.3.2 تست ها و تسمه ها 671 15.3.3 رگرسیون تست 671 15.3.4 نسخه کنترل 672 15.3.5 ردیابی اشکال 673 15.4 اصول رفع اشکال سیلیکون. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 673 15.5 اصل تست تولید. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 676 15.5.1 مدل های گسل 677 15.5.2 قابل مشاهده 679 15.5.3 کنترل 679 15.5.4 تکرارپذیری 679 15.5.5 زنده ماندن 679 15.5.6 پوشش خطا 680 15.5.7 نسل تست اتوماتیک تست (ATPG) 680 15.5.8 آزمون تست تأخیر 680 15.6 طراحی برای تضمین. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 681 15.6.1 تست آگهی 681 15.6.2 طراحی اسکن 682 15.6.3 ساخته شده در خود تست (BIST) 684 15.6.4 تست IDDQ 687 15.6.5 طراحی برای تولید قابلیت 687 15.7 اسکن مرزی. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 688 15.8 تست در محیط دانشگاه . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 689 15.9 سقوط و سقوط. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 690 خلاصه 697 تمرین 697 ضمیمه A توضیحات سخت افزار A.1 مقدمه. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 699 A.1.1 ماژول ها 700 A.1.2 شبیه سازی و سنتز 701 A.2 منطق ترکیبی. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 702 A.2.1 اپراتورهای بیتی 702 A.2.2 نظرات و فضای سفید 703 A.2.3 اپراتورهای کاهش 703 A.2.4 تخصیص مشروط 704 A.2.5 متغیرهای داخلی 706 A.2.6 مقدمه و سایر اپراتورها 708 A.2.7 شماره 708 A.2.8 Zs و Xs 709 A.2.9 Bit Swizzling 711 A.2.10 تاخیر 712 A.3 مدل سازی ساختاری. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 713 A.4 منطق ترتیبی. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 717 A.4.1 ثبت 717 A.4.2 رجیستر های قابل تنظیم 718 A.4.3 فعال سازی رجیستری 719 A.4.4 چندین رجیستر 720 A.4.5 لتس 721 A.4.6 شمارنده 722 A.4.7 رکوردها تغییر 724 A.5 منطق ترکیبی با بیانیه های همیشه / فرآیند . . . . . . . . . . . . . . 724 A.5.1 بیانیه های مورد 726 A.5.2 اگر بیانیه های 729 A.5.3 SystemVerilog Casez 731 A.5.4 مسدود کردن و غیر بلوک کردن اعطای 731 A.6 ماشین آلات دولتی محدود. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 735 A.6.1 مثال FSM 735 A.6.2 شمارش دولت 736 A.6.3 FSM با ورودی ها 738 A.7 نوع عدم تعادل. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 740 ماژول پارامتری A.8. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 742 A.9 حافظه. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 745 A.9.1 RAM 745 A.9.2 فایل های ثبت شده چندمتغیره 747 A.9.3 ROM 748 A.10 Testbenches. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 749 A.11 Netlist های SystemVerilog. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 754 A.12 مثال: پردازنده MIPS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 755 A.12.1 Testbench 756 A.12.2 SystemVerilog 757 A.12.3 VHDL 766 پیشنهاد ما برای ترجمه تمرینات این کتاب:اگر خواستید این کتاب را ترجمه نمایید به ما اطلاع دهید و کار را به ما بسپارید (ترجمه مقالات شما با بهترین کیفیت و قیمت مناسب):
09301644413 (تلگرام)
پس از خرید از درگاه امن بانکی، لینک دانلود در اختیار شما قرار میگیرد و همچنین به آدرس ایمیل شما فرستاده می شود. تماس با ما برای راهنمایی، درخواست مقالات و پایان نامه ها و یا ترجمه و یا انجام پروژه های برنامه نویسی و حل تمرینات با آدرس ایمیل:
ebarkat.shop@yahoo.com
یا شناسه تلگرام (آی دی تلگرام ما): @ebarkat
توجه: اگر کارت بانکی شما رمز دوم ندارد و یا در خرید الکترونیکی به مشکل برخورد کردید و یا به هر دلیلی تمایل به پرداخت الکترونیکی ندارید با ما تماس بگیرید تا راههای دیگری برای پرداخت به شما پیشنهاد کنیم.
توجه توجه توجه: هرگونه کپی برداری و فروش فایل های فروشگاه برکت الکترونیک (به آدرس solutions.sellfile.ir) در فروشگاه های دیگر شرعاً حرام است، تمامی فایل ها و پروژه های موجود در فروشگاه، توسط ما اجرا و پیاده سازی و یا از منابع معتبر زبان اصلی جمع آوری شده اند و دارای حق کپی رایت اسلامی می باشند.
از پایین همین صفحه (بخش پرداخت و دانلود) می توانید این پروژه را خریداری و دانلود نمایید.
کد محصول: 605191